| Integer loads |
| LDR,STR (immediate, uimm12) (STR cases are MISSING)ldr x21, [x22, #24] :: rd 8f8e8d8c8b8a8988 rn (hidden), cin 0, nzcv 00000000 |
| ldr w21, [x22, #20] :: rd 0000000087868584 rn (hidden), cin 0, nzcv 00000000 |
| ldrh w21, [x22, #44] :: rd 0000000000009d9c rn (hidden), cin 0, nzcv 00000000 |
| ldrb w21, [x22, #56] :: rd 00000000000000a8 rn (hidden), cin 0, nzcv 00000000 |
| LDUR,STUR (immediate, simm9) (STR cases and wb check are MISSING) |
| ldr x21, [x22], #-24 :: rd f7f6f5f4f3f2f1f0 rn (hidden), cin 0, nzcv 00000000 |
| ldr x21, [x22, #-40]! :: rd cfcecdcccbcac9c8 rn (hidden), cin 0, nzcv 00000000 |
| ldr x21, [x22, #-48] :: rd c7c6c5c4c3c2c1c0 rn (hidden), cin 0, nzcv 00000000 |
| LDUR,STUR (immediate, simm9): STR cases are MISSINGLDP,STP (immediate, simm7) (STR cases and wb check is MISSING) |
| ldp x21, x28, [x22], #-24 ; add x21,x21,x28 :: rd f7f5f3f1efedebe8 rn (hidden), cin 0, nzcv 00000000 |
| ldp x21, x28, [x22], #-24 ; eor x21,x21,x28 :: rd 0808080808080808 rn (hidden), cin 0, nzcv 00000000 |
| ldp x21, x28, [x22, #-40]! ; add x21,x21,x28 :: rd a7a5a3a19f9d9b98 rn (hidden), cin 0, nzcv 00000000 |
| ldp x21, x28, [x22, #-40]! ; eor x21,x21,x28 :: rd 1818181818181818 rn (hidden), cin 0, nzcv 00000000 |
| ldp x21, x28, [x22, #-40] ; add x21,x21,x28 :: rd a7a5a3a19f9d9b98 rn (hidden), cin 0, nzcv 00000000 |
| ldp x21, x28, [x22, #-40] ; eor x21,x21,x28 :: rd 1818181818181818 rn (hidden), cin 0, nzcv 00000000 |
| ldp w21, w28, [x22], #-24 ; add x21,x21,x28 :: rd 00000001ebe9e7e4 rn (hidden), cin 0, nzcv 00000000 |
| ldp w21, w28, [x22], #-24 ; eor x21,x21,x28 :: rd 0000000004040404 rn (hidden), cin 0, nzcv 00000000 |
| ldp w21, w28, [x22, #-40]! ; add x21,x21,x28 :: rd 000000019b999794 rn (hidden), cin 0, nzcv 00000000 |
| ldp w21, w28, [x22, #-40]! ; eor x21,x21,x28 :: rd 0000000004040404 rn (hidden), cin 0, nzcv 00000000 |
| ldp w21, w28, [x22, #-40] ; add x21,x21,x28 :: rd 000000019b999794 rn (hidden), cin 0, nzcv 00000000 |
| ldp w21, w28, [x22, #-40] ; eor x21,x21,x28 :: rd 0000000004040404 rn (hidden), cin 0, nzcv 00000000 |
| LDR (literal, int reg) |
| xyzzy00: ldr x21, xyzzy00 - 8 :: rd aa0003f6d51b4203 rn (hidden), cin 0, nzcv 00000000 |
| xyzzy01: ldr x21, xyzzy01 + 0 :: rd aa1503e258000015 rn (hidden), cin 0, nzcv 00000000 |
| xyzzy02: ldr x21, xyzzy02 + 8 :: rd 911e43a0d53b4201 rn (hidden), cin 0, nzcv 00000000 |
| xyzzy03: ldr x21, xyzzy03 - 4 :: rd 58fffff5aa0003f6 rn (hidden), cin 0, nzcv 00000000 |
| xyzzy04: ldr x21, xyzzy04 + 0 :: rd aa1503e258000015 rn (hidden), cin 0, nzcv 00000000 |
| xyzzy05: ldr x21, xyzzy05 + 4 :: rd d53b4201aa1503e2 rn (hidden), cin 0, nzcv 00000000 |
| {LD,ST}R (integer register) (entirely MISSING) |
| LDRS{B,H,W} (uimm12) |
| ldrsw x21, [x22, #24] :: rd ffffffff8b8a8988 rn (hidden), cin 0, nzcv 00000000 |
| ldrsh x21, [x22, #20] :: rd ffffffffffff8584 rn (hidden), cin 0, nzcv 00000000 |
| ldrsh w21, [x22, #44] :: rd 00000000ffff9d9c rn (hidden), cin 0, nzcv 00000000 |
| ldrsb x21, [x22, #88] :: rd ffffffffffffffc8 rn (hidden), cin 0, nzcv 00000000 |
| ldrsb w21, [x22, #56] :: rd 00000000ffffffa8 rn (hidden), cin 0, nzcv 00000000 |
| LDRS{B,H,W} (simm9, upd) (upd check is MISSING) |
| ldrsw x21, [x22, #-24]! :: rd ffffffffdbdad9d8 rn (hidden), cin 0, nzcv 00000000 |
| ldrsh x21, [x22, #-20]! :: rd ffffffffffffdddc rn (hidden), cin 0, nzcv 00000000 |
| ldrsh w21, [x22, #-44]! :: rd 00000000ffffc5c4 rn (hidden), cin 0, nzcv 00000000 |
| ldrsb x21, [x22, #-88]! :: rd ffffffffffffff98 rn (hidden), cin 0, nzcv 00000000 |
| ldrsb w21, [x22, #-56]! :: rd 00000000ffffffb8 rn (hidden), cin 0, nzcv 00000000 |
| ldrsw x21, [x22], #-24 :: rd fffffffff3f2f1f0 rn (hidden), cin 0, nzcv 00000000 |
| ldrsh x21, [x22], #-20 :: rd fffffffffffff1f0 rn (hidden), cin 0, nzcv 00000000 |
| ldrsh w21, [x22], #-44 :: rd 00000000fffff1f0 rn (hidden), cin 0, nzcv 00000000 |
| ldrsb x21, [x22], #-88 :: rd fffffffffffffff0 rn (hidden), cin 0, nzcv 00000000 |
| ldrsb w21, [x22], #-56 :: rd 00000000fffffff0 rn (hidden), cin 0, nzcv 00000000 |
| LDRS{B,H,W} (simm9, noUpd) |
| ldrsw x21, [x22, #-24] :: rd ffffffffdbdad9d8 rn (hidden), cin 0, nzcv 00000000 |
| ldrsh x21, [x22, #-20] :: rd ffffffffffffdddc rn (hidden), cin 0, nzcv 00000000 |
| ldrsh w21, [x22, #-44] :: rd 00000000ffffc5c4 rn (hidden), cin 0, nzcv 00000000 |
| ldrsb x21, [x22, #-88] :: rd ffffffffffffff98 rn (hidden), cin 0, nzcv 00000000 |
| ldrsb w21, [x22, #-56] :: rd 00000000ffffffb8 rn (hidden), cin 0, nzcv 00000000 |
| LDP,STP (immediate, simm7) (FP&VEC) (entirely MISSING) |
| {LD,ST}R (vector register) (entirely MISSING) |
| LDRS{B,H,W} (integer register, SX) |
| ldrsw x21, [x22,x23] :: rd fffffffff8f7f6f5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsw x21, [x22,x23, lsl #2] :: rd ffffffff87868584 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsw x21, [x22,w23,uxtw #0] :: rd fffffffff8f7f6f5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsw x21, [x22,w23,uxtw #2] :: rd ffffffff87868584 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsw x21, [x22,w23,sxtw #0] :: rd ffffffffeeedeceb rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsw x21, [x22,w23,sxtw #2] :: rd ffffffffdfdedddc rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh x21, [x22,x23] :: rd fffffffffffff6f5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh x21, [x22,x23, lsl #1] :: rd fffffffffffffbfa rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh x21, [x22,w23,uxtw #0] :: rd fffffffffffff6f5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh x21, [x22,w23,uxtw #1] :: rd fffffffffffffbfa rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh x21, [x22,w23,sxtw #0] :: rd ffffffffffffeceb rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh x21, [x22,w23,sxtw #1] :: rd ffffffffffffe7e6 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh w21, [x22,x23] :: rd 00000000fffff6f5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh w21, [x22,x23, lsl #1] :: rd 00000000fffffbfa rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh w21, [x22,w23,uxtw #0] :: rd 00000000fffff6f5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh w21, [x22,w23,uxtw #1] :: rd 00000000fffffbfa rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh w21, [x22,w23,sxtw #0] :: rd 00000000ffffeceb rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsh w21, [x22,w23,sxtw #1] :: rd 00000000ffffe7e6 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb x21, [x22,x23] :: rd fffffffffffffff5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb x21, [x22,x23, lsl #0] :: rd fffffffffffffff5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb x21, [x22,w23,uxtw #0] :: rd fffffffffffffff5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb x21, [x22,w23,uxtw #0] :: rd fffffffffffffff5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb x21, [x22,w23,sxtw #0] :: rd ffffffffffffffeb rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb x21, [x22,w23,sxtw #0] :: rd ffffffffffffffeb rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb w21, [x22,x23] :: rd 00000000fffffff5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb w21, [x22,x23, lsl #0] :: rd 00000000fffffff5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb w21, [x22,w23,uxtw #0] :: rd 00000000fffffff5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb w21, [x22,w23,uxtw #0] :: rd 00000000fffffff5 rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb w21, [x22,w23,sxtw #0] :: rd 00000000ffffffeb rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| ldrsb w21, [x22,w23,sxtw #0] :: rd 00000000ffffffeb rm (hidden), rn (hidden), cin 0, nzcv 00000000 |
| LDR/STR (immediate, SIMD&FP, unsigned offset) (entirely MISSING) |
| LDR/STR (immediate, SIMD&FP, pre/post index) (entirely MISSING) |
| LDUR/STUR (unscaled offset, SIMD&FP) (entirely MISSING) |
| LDR (literal, SIMD&FP) (entirely MISSING) |
| LD1/ST1 (single structure, no offset) (entirely MISSING) |
| LD1/ST1 (single structure, post index) (entirely MISSING) |
| LD{,A}X{R,RH,RB} (entirely MISSING) |
| ST{,L}X{R,RH,RB} (entirely MISSING) |
| LDA{R,RH,RB} |
| ldar x21, [x22] :: rd f7f6f5f4f3f2f1f0 rn (hidden), cin 0, nzcv 00000000 |
| ldar w21, [x22] :: rd 00000000f3f2f1f0 rn (hidden), cin 0, nzcv 00000000 |
| ldarh w21, [x22] :: rd 000000000000f1f0 rn (hidden), cin 0, nzcv 00000000 |
| ldarb w21, [x22] :: rd 00000000000000f0 rn (hidden), cin 0, nzcv 00000000 |
| STL{R,RH,RB} (entirely MISSING) |
| LDR,STR (immediate, uimm12)ldr x13, [x5, #24] with x5 = middle_of_block+-1, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 37c6ea00e0f4f257 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr w13, [x5, #20] with x5 = middle_of_block+1, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 663cba29f1fe102a x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrh w13, [x5, #44] with x5 = middle_of_block+2, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 74b2685cb1630837 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrb w13, [x5, #56] with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| bf73927edcc8e3a7 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str x13, [x5, #24] with x5 = middle_of_block+-3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. 3d b5 fe cd 8f 1e a7 32 .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str w13, [x5, #20] with x5 = middle_of_block+5, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. fb 48 5c 15 .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strh w13, [x5, #44] with x5 = middle_of_block+6, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. 43 .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strb w13, [x5, #56] with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. bd |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDUR,STUR (immediate, simm9) |
| ldr x13, [x5], #-24 with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 5e602f48b53d6e42 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -24 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr x13, [x5, #-40]! with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| c2a40eb09d08f981 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -40 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr x13, [x5, #-48] with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| c5349b34f359e130 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str x13, [x5], #-24 with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] 3a 9b 1d 46 18 b0 ef 81 .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -24 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str x13, [x5, #-40]! with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. 3f 73 c0 0a b7 5c 8d 74 |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -40 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str x13, [x5, #-48] with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] 09 95 f8 6e 41 d0 2d 47 .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDP,STP (immediate, simm7) |
| ldp x13, x23, [x5], #-24 with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 1b66ab089f41ee43 x13 (xor, xfer intreg #1) |
| ac8fc79beb26e5f5 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -24 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp x13, x23, [x5, #-40]! with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| b98f2dea69fe5015 x13 (xor, xfer intreg #1) |
| 5913a7a99bcd1811 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -40 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp x13, x23, [x5, #-40] with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| ba55d10667c950ff x13 (xor, xfer intreg #1) |
| b91a382f89560923 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp x13, x23, [x5], #-24 with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] 22 0e b6 7d 25 b1 49 6c 85 67 29 ca e9 6b 42 6c |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -24 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp x13, x23, [x5, #-40]! with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. 72 af 97 76 3d b0 cc 4f |
| [ 96] 22 1a 6b 79 8f 52 63 1e .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -40 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp x13, x23, [x5, #-40] with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. ef cf 9b 01 25 8f 11 54 |
| [ 96] 58 be 1c a8 1f 77 e8 26 .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp w13, w23, [x5], #-24 with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 5826bd372d9e2ece x13 (xor, xfer intreg #1) |
| a690cbe50b71f694 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -24 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp w13, w23, [x5, #-40]! with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| c4a8641060c8618a x13 (xor, xfer intreg #1) |
| f5f25be4fdcff02a x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -40 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp w13, w23, [x5, #-40] with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| f711f2d5f6d39080 x13 (xor, xfer intreg #1) |
| 2e212f8dcab7fa0d x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp w13, w23, [x5], #-24 with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] c0 f4 d9 ba de 39 bb 1f .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -24 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp w13, w23, [x5, #-40]! with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. b3 3b 5a ac f6 fc e4 |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -40 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp w13, w23, [x5, #-40] with x5 = middle_of_block+0, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. 66 84 fc c9 b9 a8 37 28 |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDR (literal, int reg) (DONE ABOVE) |
| {LD,ST}R (integer register) (entirely MISSING) |
| str x13, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. b8 34 a7 48 08 af c1 91 |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str x13, [x5, x6, lsl #3] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. e8 b0 5c d8 |
| [112] 52 99 34 7c .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str x13, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 35 92 d1 bb d7 45 bf dc .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str x13, [x5, w6, uxtw #3] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. 3d 99 5a 39 |
| [176] a9 f4 a3 2d .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str x13, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] a5 3f df 5d 66 f7 20 e8 .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str x13, [x5, w6, sxtw #3] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. 5d e8 12 15 |
| [112] 96 8e 05 30 .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr x13, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 91e9b1a8348ca797 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr x13, [x5, x6, lsl #3] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 1cb5b125b109faeb x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr x13, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 4085aae03ffeda0c x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr x13, [x5, w6, uxtw #3] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 6a28851da073b3f9 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr x13, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 72858dcc143fe6ef x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr x13, [x5, w6, sxtw #3] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| de1c29d387e40b0c x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str w13, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. 44 ba 04 81 .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str w13, [x5, x6, lsl #2] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. d6 af 6a d7 |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str w13, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 80 ee 73 ad .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str w13, [x5, w6, uxtw #2] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. cf 5c 96 91 |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str w13, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 4f 39 ed 78 .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str w13, [x5, w6, sxtw #2] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. 8a 61 ee 1b |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr w13, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 8482adce109203e3 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr w13, [x5, x6, lsl #2] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| fcbcda5053fe3119 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr w13, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 9bbc4e9ea534edef x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr w13, [x5, w6, uxtw #2] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 27f86f4c86c32be6 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr w13, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 62e39eed83444fa6 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr w13, [x5, w6, sxtw #2] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 12f04216e80ea35a x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strh w13, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. 59 fc .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strh w13, [x5, x6, lsl #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. dc 12 .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strh w13, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 05 f8 .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strh w13, [x5, w6, uxtw #1] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. fa ac .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strh w13, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 33 e0 .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strh w13, [x5, w6, sxtw #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. c8 9a .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrh w13, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| d8322d9d06f127c8 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrh w13, [x5, x6, lsl #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| b6a77dd46effc11f x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrh w13, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| ec53c5c6d2bc4105 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrh w13, [x5, w6, uxtw #1] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 3dab680838dbf069 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrh w13, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 6f21cb2ea4117de5 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrh w13, [x5, w6, sxtw #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 442a51cc1911c952 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strb w13, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. f9 .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strb w13, [x5, x6, lsl #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. 87 .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strb w13, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] c4 .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strb w13, [x5, w6, uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] c3 .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strb w13, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 51 .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| strb w13, [x5, w6, sxtw #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. d4 .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrb w13, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 568db3c39f462465 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrb w13, [x5, x6, lsl #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| da7e66eeefeac8c3 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrb w13, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| e616c1c66bacf629 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrb w13, [x5, w6, uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 3dc827dc1a415140 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrb w13, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| a50afdc7fd5c7dde x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrb w13, [x5, w6, sxtw #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| e14fa7191ab21ead x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDRS{B,H,W} (uimm12) |
| ldrsw x13, [x5, #24] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 4bf47798b0084d23 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh x13, [x5, #20] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 1c4efbbaef23ef5c x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh w13, [x5, #44] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 32b781460ee5ea9b x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb x13, [x5, #72] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 9a6f9e00e49efa40 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb w13, [x5, #56] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 40af08046d98739f x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDRS{B,H,W} (simm9, upd) (upd check is MISSING) |
| ldrsw x13, [x5, #-24]! with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 868adbe916974e3c x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -24 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh x13, [x5, #-20]! with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 026cc1be8681bd68 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -20 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh w13, [x5, #-44]! with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 674094a1f1f871a6 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -44 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb x13, [x5, #-72]! with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 8903429dc60011fa x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -72 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb w13, [x5, #-56]! with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 2752acc8fc4a8119 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -56 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsw x13, [x5], #-24 with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 059f35b78686b811 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -24 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh x13, [x5], #-20 with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 199fbe0162896025 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -20 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh w13, [x5], #-44 with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 900736310fc037e8 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -44 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb x13, [x5], #-72 with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| c50975e3f31cb340 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -72 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb w13, [x5], #-56 with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 4adb65a9b3c0ee9d x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -56 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDRS{B,H,W} (simm9, noUpd) |
| ldrsw x13, [x5, #-24] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| e3ef68173ef979fb x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh x13, [x5, #-20] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 54bae2c06ea881e0 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh w13, [x5, #-44] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 61b03939c0a975cd x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb x13, [x5, #-72] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 32b930e96a65fd89 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb w13, [x5, #-56] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 5eee08eb7529502a x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDP,STP (immediate, simm7) (FP&VEC) |
| stp q17, q18, [x5, 32] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 55 18 f1 5c aa 84 c0 38 cd 7e 31 c8 92 f4 b0 e7 |
| [160] 0e 6c 4b d1 1e 2a 76 4c e2 a7 c8 5a 26 59 0e 5b |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp q17, q18, [x5, 32]! with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 02 3e c1 07 ca e4 d0 ed 19 98 1e 29 25 e0 75 25 |
| [160] e1 0f a7 69 a1 4c 5b 2c 01 08 48 ca f8 ff dc 16 |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp q17, q18, [x5], 32 with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] 67 98 a3 78 5f 8e f9 57 5e 90 fc 32 c8 db d6 2c |
| [128] 20 68 2a 31 1b f7 e9 b2 9f 6a 21 20 db 21 17 27 |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp d17, d18, [x5, 32] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] a0 6c d2 7f 89 d1 b1 b6 c5 5d 74 11 63 9d cb b9 |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp d17, d18, [x5, 32]! with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 6f 14 75 6c 06 fe e1 ea 40 30 6e 55 7c 36 4d c4 |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| stp d17, d18, [x5], 32 with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] c2 ae 80 3d 80 4f 9f 9e 93 76 25 55 85 51 97 1a |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp q17, q18, [x5, 32] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| c3aeec76faa5f5c3 v17.d[0] (xor, xfer vecreg #1) |
| d81dc8f6818b6e41 v17.d[1] (xor, xfer vecreg #1) |
| c4709239d600ee90 v18.d[0] (xor, xfer vecreg #2) |
| a640a2efa8725362 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp q17, q18, [x5, 32]! with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 80b42ff8dc0573ed v17.d[0] (xor, xfer vecreg #1) |
| 978d0461007b54b8 v17.d[1] (xor, xfer vecreg #1) |
| 47b1ef6f289cbd69 v18.d[0] (xor, xfer vecreg #2) |
| 4283a680f9f42f27 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp q17, q18, [x5], 32 with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 32e4abace36584a4 v17.d[0] (xor, xfer vecreg #1) |
| 94465539af6bee2a v17.d[1] (xor, xfer vecreg #1) |
| 45ee7595ed87a70a v18.d[0] (xor, xfer vecreg #2) |
| 0b0689e9f49030da v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp d17, d18, [x5, 32] with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 81468c3a81e28308 v17.d[0] (xor, xfer vecreg #1) |
| 9402389a9fd7e622 v17.d[1] (xor, xfer vecreg #1) |
| ac80e445d56aaf23 v18.d[0] (xor, xfer vecreg #2) |
| f429df6f28a16e8a v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp d17, d18, [x5, 32]! with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 63c656d72c05e674 v17.d[0] (xor, xfer vecreg #1) |
| 0693fb5daf24d9a0 v17.d[1] (xor, xfer vecreg #1) |
| ce871ca48d1a40cc v18.d[0] (xor, xfer vecreg #2) |
| d38bf1af25daca31 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldp d17, d18, [x5], 32 with x5 = middle_of_block+-16, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| ce2bf285733f1da6 v17.d[0] (xor, xfer vecreg #1) |
| d57bc365125181f6 v17.d[1] (xor, xfer vecreg #1) |
| 0fde67d4c6716a14 v18.d[0] (xor, xfer vecreg #2) |
| f4335fd1bac1932e v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| {LD,ST}R (vector register) |
| str d17, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. db 63 b8 ac e6 bd 2f 97 |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str d17, [x5, x6, lsl #3] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. 0e cf b0 95 |
| [112] ba ca a7 9c .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str d17, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 20 05 ac 34 8e ff 78 7a .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str d17, [x5, w6, uxtw #3] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. 61 1e 17 07 |
| [176] cd a0 14 3e .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str d17, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] fe 3c 6b 02 b7 fe 10 c3 .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str d17, [x5, w6, sxtw #3] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. 7f b8 e7 ca |
| [112] 50 fb 04 68 .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr d17, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 368c5b732c1248a5 v17.d[0] (xor, xfer vecreg #1) |
| f68888b1170ad684 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr d17, [x5, x6, lsl #3] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| ee01fe34a2d85c41 v17.d[0] (xor, xfer vecreg #1) |
| 3b8184af9c823f6c v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr d17, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| dc4fd084ba3953c1 v17.d[0] (xor, xfer vecreg #1) |
| 426589a518aea21f v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr d17, [x5, w6, uxtw #3] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 619304aa5a129766 v17.d[0] (xor, xfer vecreg #1) |
| 4e2a7aa80ec124f3 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr d17, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 8d7d6fe89f4f3dd9 v17.d[0] (xor, xfer vecreg #1) |
| a2c23ccc03f0e73c v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr d17, [x5, w6, sxtw #3] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 480d291c1baa1e67 v17.d[0] (xor, xfer vecreg #1) |
| 8323b3257a6e114c v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str s17, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. 05 44 01 d5 .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str s17, [x5, x6, lsl #2] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. 5b 32 ec e5 |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str s17, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 79 ee 29 c6 .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str s17, [x5, w6, uxtw #2] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. 41 e4 eb 1d |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str s17, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] e6 b1 03 2d .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str s17, [x5, w6, sxtw #2] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. ec f6 d1 82 |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr s17, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| f1bb54fe78f0286a v17.d[0] (xor, xfer vecreg #1) |
| 63b582e54ba32e35 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr s17, [x5, x6, lsl #2] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 59faf450fdf6566e v17.d[0] (xor, xfer vecreg #1) |
| 3ba5adb465ed9857 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr s17, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| cfed330c080743c7 v17.d[0] (xor, xfer vecreg #1) |
| 03f1916ba55aac35 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr s17, [x5, w6, uxtw #2] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 160a73c656d57e46 v17.d[0] (xor, xfer vecreg #1) |
| 018e121e8f1f8f24 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr s17, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| f4c4181184dc39c4 v17.d[0] (xor, xfer vecreg #1) |
| 776e13e3a8706377 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr s17, [x5, w6, sxtw #2] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 2c8e878293ad5852 v17.d[0] (xor, xfer vecreg #1) |
| ab8679cc737f4e82 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str h17, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. d9 84 .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str h17, [x5, x6, lsl #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. a9 98 .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str h17, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 2c 25 .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str h17, [x5, w6, uxtw #1] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. c3 7f .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str h17, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 28 75 .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str h17, [x5, w6, sxtw #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. 92 d2 .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr h17, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| d4026e495c0bc705 v17.d[0] (xor, xfer vecreg #1) |
| 095d12c1d2eff385 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr h17, [x5, x6, lsl #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 6aa53ab8bb2197e9 v17.d[0] (xor, xfer vecreg #1) |
| b385aca0bf4b9e22 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr h17, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 3e6c54815fb41ceb v17.d[0] (xor, xfer vecreg #1) |
| 7e79af58033aa46b v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr h17, [x5, w6, uxtw #1] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 14cc1f374977a711 v17.d[0] (xor, xfer vecreg #1) |
| ae2dfffc22f127b4 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr h17, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| b039006f7f1f742b v17.d[0] (xor, xfer vecreg #1) |
| 86947fa19fa34d52 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr h17, [x5, w6, sxtw #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| d6275abd045ffef5 v17.d[0] (xor, xfer vecreg #1) |
| 4ca4145bfe843997 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str b17, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. 57 .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str b17, [x5, x6, lsl #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. 90 .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str b17, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 39 .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str b17, [x5, w6, uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 56 .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str b17, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] c4 .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str b17, [x5, w6, sxtw #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. 19 .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr b17, [x5, x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 41d5efcda6de2156 v17.d[0] (xor, xfer vecreg #1) |
| e9813744a9ef2675 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr b17, [x5, x6, lsl #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 451b26983632a3b0 v17.d[0] (xor, xfer vecreg #1) |
| a5208074ab9d52cc v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr b17, [x5, w6, uxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| b7f65aad3a726561 v17.d[0] (xor, xfer vecreg #1) |
| b2fce36c334d89c0 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr b17, [x5, w6, uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 5bd9f1a0b4530a92 v17.d[0] (xor, xfer vecreg #1) |
| 54074141c636eda4 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr b17, [x5, w6, sxtw] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| f53a4c05aa893694 v17.d[0] (xor, xfer vecreg #1) |
| cf378107e789a4cc v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr b17, [x5, w6, sxtw #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 498cd26f20c78e01 v17.d[0] (xor, xfer vecreg #1) |
| 667e85d11a7cd18c v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDRS{B,H,W} (integer register, SX) |
| ldrsw x13, [x5,x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 45283e5489578bad x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsw x13, [x5,x6, lsl #2] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 38a305c49938b487 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsw x13, [x5,w6,uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 55d009793f6420d6 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsw x13, [x5,w6,uxtw #2] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| b01695c953ae6f8a x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsw x13, [x5,w6,sxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 607cc36833167627 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsw x13, [x5,w6,sxtw #2] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 39eb4f850cc79ba6 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh x13, [x5,x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 42c23127cfc887a0 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh x13, [x5,x6, lsl #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 807c4710d2a76a71 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh x13, [x5,w6,uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 49720b298caae7b8 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh x13, [x5,w6,uxtw #1] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| a7699d0ab48417a3 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh x13, [x5,w6,sxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| e67b59bc63148b29 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh x13, [x5,w6,sxtw #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 31ad8decd3c3706e x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh w13, [x5,x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 8b4666106a2b3d08 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh w13, [x5,x6, lsl #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 13d6e5cba693fd33 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh w13, [x5,w6,uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 2c7554dbfdb54557 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh w13, [x5,w6,uxtw #1] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 999716d25bb7ce2f x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh w13, [x5,w6,sxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 1db091457728f8cd x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsh w13, [x5,w6,sxtw #1] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 7d3326c8ac434998 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb x13, [x5,x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 7d963ceef526ab13 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb x13, [x5,x6, lsl #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| e14c354c601b31f6 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb x13, [x5,w6,uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 6dc87576994ee1f1 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb x13, [x5,w6,uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| e4806100a3735e28 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb x13, [x5,w6,sxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0ce65d7d823f4bb6 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb x13, [x5,w6,sxtw #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 588f337dc59ab1e9 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb w13, [x5,x6] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 7a9013a2d09a0a55 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb w13, [x5,x6, lsl #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 49bc9573b76ddc40 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb w13, [x5,w6,uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| d866b8875bffc2ee x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb w13, [x5,w6,uxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| ea03dd73156703fa x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb w13, [x5,w6,sxtw #0] with x5 = middle_of_block+12, x6=4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 45086acae1f0fbe8 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldrsb w13, [x5,w6,sxtw #0] with x5 = middle_of_block+12, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| abe7c322bde705a0 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDR/STR (immediate, SIMD&FP, unsigned offset) |
| str q17, [x5, #-32] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] 96 01 58 13 1a 26 4d ce 69 8a 7e ae d3 d6 ca f5 |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str d17, [x5, #-32] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] 8c 9f 74 8b 6b 91 41 e0 .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str s17, [x5, #-32] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] 87 86 06 ee .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr q17, [x5, #-32] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| d3cd22184a47bb9d v17.d[0] (xor, xfer vecreg #1) |
| d605cfe1a39c09de v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr d17, [x5, #-32] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 34b6e1555effb1b9 v17.d[0] (xor, xfer vecreg #1) |
| 01020725a8723bf8 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr s17, [x5, #-32] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 5c7f1b53537e6e10 v17.d[0] (xor, xfer vecreg #1) |
| 8f71d8a1d71aaba8 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDR/STR (immediate, SIMD&FP, pre/post index) |
| str q17, [x5], #-32 with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] ad 0d ad e1 5c 80 83 18 02 ab 2e 69 2a af 3c ea |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str d17, [x5], #-32 with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] 97 67 e8 f0 19 74 5f 91 .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str s17, [x5], #-32 with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] f1 c7 64 85 .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr q17, [x5], #-32 with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| eee88871503205b7 v17.d[0] (xor, xfer vecreg #1) |
| 9daa3c92e17f7ace v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr d17, [x5], #-32 with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 7ff4db28862129d8 v17.d[0] (xor, xfer vecreg #1) |
| c10b90425585a4b0 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr s17, [x5], #-32 with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 801fddbc0ac03507 v17.d[0] (xor, xfer vecreg #1) |
| f0ed115e260e2db5 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str q17, [x5, #-32]! with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] 8b 2a 22 e2 f4 e1 22 6a ad fd 45 24 5c 6d 2c 99 |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str d17, [x5, #-32]! with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] 99 dd 1d 76 49 8e 20 85 .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str s17, [x5, #-32]! with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] ea 9a cc b5 .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr q17, [x5, #-32]! with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| cbf521735120d2b1 v17.d[0] (xor, xfer vecreg #1) |
| 9dd4c9c4db2b776b v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr d17, [x5, #-32]! with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 1a6feba7bd0f952d v17.d[0] (xor, xfer vecreg #1) |
| 2f935e28362648f0 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr s17, [x5, #-32]! with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| f61129e333f8562d v17.d[0] (xor, xfer vecreg #1) |
| 8f389fb53ae0f91b v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDUR/STUR (unscaled offset, SIMD&FP) |
| str q17, [x5, #-13] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. 64 d0 e1 2a ac f5 97 6e 7f f0 36 49 c8 |
| [144] ff 58 26 .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str d17, [x5, #-13] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. 2c 05 a1 7b 8e fe b9 a3 .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| str s17, [x5, #-13] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. 44 79 62 32 .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr q17, [x5, #-13] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 2fe82972135e9fb7 v17.d[0] (xor, xfer vecreg #1) |
| e8f6cd0891b87a33 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr d17, [x5, #-13] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 672f797f523cade3 v17.d[0] (xor, xfer vecreg #1) |
| ac79d2b9ac348898 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ldr s17, [x5, #-13] with x5 = middle_of_block+16, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 1e375ea81ed51e61 v17.d[0] (xor, xfer vecreg #1) |
| cd33e286716e72b8 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LDR (literal, SIMD&FP) (entirely MISSING) |
| LD1/ST1 (single structure, no offset) |
| st1 {v17.2d}, [x5] with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. b1 36 7d 89 19 83 2a 98 fa 1d 4b 25 3a |
| [144] b7 ac 8e .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.4s}, [x5] with x5 = middle_of_block+5, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. cd 09 39 39 e0 f3 31 35 a1 a8 48 |
| [144] 1f 3d 55 77 a4 .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.8h}, [x5] with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. 90 92 d7 4c b6 07 17 77 c2 |
| [144] ad 50 19 57 84 62 2a .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.16b}, [x5] with x5 = middle_of_block+13, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. 89 c1 a3 |
| [144] b6 3a 6e 69 5b ca 06 45 12 47 c8 39 be .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.1d}, [x5] with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. 07 d8 b8 3c e5 d5 40 bd .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.2s}, [x5] with x5 = middle_of_block+5, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. 79 0d 09 1f 41 ff 4e f5 .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.4h}, [x5] with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. 12 a3 2c f3 bf e6 48 b9 .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.8b}, [x5] with x5 = middle_of_block+13, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. 79 80 f0 |
| [144] 75 1c f1 e7 84 .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.2d}, [x5] with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| f2660509f772e2c4 v17.d[0] (xor, xfer vecreg #1) |
| 5b467ae7606de21d v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.4s}, [x5] with x5 = middle_of_block+5, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 26785b25bc1f523a v17.d[0] (xor, xfer vecreg #1) |
| ec0beb6d405fb626 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.8h}, [x5] with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| a182132e7098bfdb v17.d[0] (xor, xfer vecreg #1) |
| 00422b4ce12a3b2e v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.16b}, [x5] with x5 = middle_of_block+13, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0dd07cb167a99f13 v17.d[0] (xor, xfer vecreg #1) |
| d97cb1169d9edc1b v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.1d}, [x5] with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 15647e9ff5b3386a v17.d[0] (xor, xfer vecreg #1) |
| e079591466a95129 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.2s}, [x5] with x5 = middle_of_block+5, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 32be7bd672ef1712 v17.d[0] (xor, xfer vecreg #1) |
| 4926fd682180c520 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.4h}, [x5] with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 95c62b0621fcf89b v17.d[0] (xor, xfer vecreg #1) |
| 22afda2482fa6253 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.8b}, [x5] with x5 = middle_of_block+13, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| e27a083b196210e4 v17.d[0] (xor, xfer vecreg #1) |
| b109d45d0d4c4d17 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LD1/ST1 (single structure, post index) |
| st1 {v17.2d}, [x5], #16 with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. 77 15 28 7c 59 c4 e2 f4 8d 36 8e 8c db |
| [144] e7 10 16 .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 16 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.4s}, [x5], #16 with x5 = middle_of_block+5, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. f8 dc 82 a1 fa 03 d0 27 6b 33 e2 |
| [144] 41 9a a2 0b 54 .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 16 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.8h}, [x5], #16 with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. 59 3c b9 a4 36 8b 0b db e3 |
| [144] 54 63 78 62 da 3c 68 .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 16 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.16b}, [x5], #16 with x5 = middle_of_block+13, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. 5f 9f 80 |
| [144] 9f f8 7b 27 0f 13 e1 67 98 5d 96 1f 53 .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 16 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.1d}, [x5], #8 with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. 6c 47 e2 9f 85 67 39 4a .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 8 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.2s}, [x5], #8 with x5 = middle_of_block+5, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. f4 61 02 67 69 4f 5d 87 .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 8 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.4h}, [x5], #8 with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. 5b 3c 6e 1b 7e 1b 5d ad .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 8 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.8b}, [x5], #8 with x5 = middle_of_block+13, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. 60 9f 3d |
| [144] fd aa ff d4 98 .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 8 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.2d}, [x5], #16 with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 742ee30b26c3644a v17.d[0] (xor, xfer vecreg #1) |
| a15d19c498909d48 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 16 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.4s}, [x5], #16 with x5 = middle_of_block+5, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 17472b2eddb28e7d v17.d[0] (xor, xfer vecreg #1) |
| a4bd787fae4b47c8 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 16 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.8h}, [x5], #16 with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| e44eda3a8b4e1b86 v17.d[0] (xor, xfer vecreg #1) |
| a1ff95d9a002913d v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 16 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.16b}, [x5], #16 with x5 = middle_of_block+13, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 883e8f331f6b3363 v17.d[0] (xor, xfer vecreg #1) |
| 725a87635ce35250 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 16 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.1d}, [x5], #8 with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 599b273df848aa3e v17.d[0] (xor, xfer vecreg #1) |
| 1328e620c9790196 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 8 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.2s}, [x5], #8 with x5 = middle_of_block+5, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 409538166d7f5536 v17.d[0] (xor, xfer vecreg #1) |
| 6af5f45fc9e7f5b0 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 8 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.4h}, [x5], #8 with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| be28464529e28fc0 v17.d[0] (xor, xfer vecreg #1) |
| 71de7b47b0395447 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 8 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1 {v17.8b}, [x5], #8 with x5 = middle_of_block+13, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 5efd0ad9d00cf616 v17.d[0] (xor, xfer vecreg #1) |
| 6dd65eeb01a241ae v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 8 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LD1R (single structure, replicate) |
| ld1r {v17.2d}, [x5] with x5 = middle_of_block+3, x6=-5 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 16e55b1873ee34c3 v17.d[0] (xor, xfer vecreg #1) |
| 960bd53c91a65576 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.1d}, [x5] with x5 = middle_of_block+3, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 2d3307d50522c7ac v17.d[0] (xor, xfer vecreg #1) |
| 54c8cabaf18c553d v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.4s}, [x5] with x5 = middle_of_block+3, x6=-3 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 8565377c153c682e v17.d[0] (xor, xfer vecreg #1) |
| 8f7d2d10d0a6f211 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.2s}, [x5] with x5 = middle_of_block+3, x6=-2 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 852c4163a404b939 v17.d[0] (xor, xfer vecreg #1) |
| 3e69586bbb4352fd v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.8h}, [x5] with x5 = middle_of_block+3, x6=-1 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 82ec485fcb1df671 v17.d[0] (xor, xfer vecreg #1) |
| 81161900a3c65e8a v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.4h}, [x5] with x5 = middle_of_block+3, x6=1 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 450ff000f252c2cc v17.d[0] (xor, xfer vecreg #1) |
| 4b5928a07f68578d v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.16b}, [x5] with x5 = middle_of_block+3, x6=2 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 8cb88f8590be7a3c v17.d[0] (xor, xfer vecreg #1) |
| 3328dec7727f4c8c v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.8b}, [x5] with x5 = middle_of_block+3, x6=3 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| b5bd9ae99becf0fa v17.d[0] (xor, xfer vecreg #1) |
| 9c3a5cf75b9a848f v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.2d}, [x5], #8 with x5 = middle_of_block+3, x6=-5 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| a9d70e88d1e89d30 v17.d[0] (xor, xfer vecreg #1) |
| f79063caf0461a0b v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 8 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.1d}, [x5], #8 with x5 = middle_of_block+3, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 6e29d7586e832013 v17.d[0] (xor, xfer vecreg #1) |
| 50ab1111717bfaa1 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 8 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.4s}, [x5], #4 with x5 = middle_of_block+3, x6=-3 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 8a2bf5aadb6f253e v17.d[0] (xor, xfer vecreg #1) |
| 2db380692bc77c30 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 4 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.2s}, [x5], #4 with x5 = middle_of_block+3, x6=-2 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 5f4fbbd1703f0fa6 v17.d[0] (xor, xfer vecreg #1) |
| 884b698ee1aad864 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 4 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.8h}, [x5], #2 with x5 = middle_of_block+3, x6=-1 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 5f54873569a67df4 v17.d[0] (xor, xfer vecreg #1) |
| cc4dd879575d1ba7 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 2 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.4h}, [x5], #2 with x5 = middle_of_block+3, x6=1 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 06a027f230b4e536 v17.d[0] (xor, xfer vecreg #1) |
| 63bc830ecac63e78 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 2 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.16b}, [x5], #1 with x5 = middle_of_block+3, x6=2 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 85340ca9c236f0cf v17.d[0] (xor, xfer vecreg #1) |
| 5fc374e5f13799b4 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 1 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.8b}, [x5], #1 with x5 = middle_of_block+3, x6=3 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 6c96cd195109f73a v17.d[0] (xor, xfer vecreg #1) |
| 019c7f314c704d7d v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 1 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.2d}, [x5], x6 with x5 = middle_of_block+3, x6=-5 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 10d519a8e28f969d v17.d[0] (xor, xfer vecreg #1) |
| cb6c9dd1de5b705c v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -5 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.1d}, [x5], x6 with x5 = middle_of_block+3, x6=-4 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| ca6b9bc3d677891a v17.d[0] (xor, xfer vecreg #1) |
| 838c7e9788492413 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -4 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.4s}, [x5], x6 with x5 = middle_of_block+3, x6=-3 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 4e0a668838db0780 v17.d[0] (xor, xfer vecreg #1) |
| c915f2e25fd1deb1 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -3 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.2s}, [x5], x6 with x5 = middle_of_block+3, x6=-2 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0ea3ee03571abe8c v17.d[0] (xor, xfer vecreg #1) |
| 082ca0e09defe4da v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -2 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.8h}, [x5], x6 with x5 = middle_of_block+3, x6=-1 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| ecf4aa34e8a3e4bb v17.d[0] (xor, xfer vecreg #1) |
| 0b9daa36be0c891f v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| -1 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.4h}, [x5], x6 with x5 = middle_of_block+3, x6=1 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 2809ca6757d53c1b v17.d[0] (xor, xfer vecreg #1) |
| b01c03abab03ab72 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 1 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.16b}, [x5], x6 with x5 = middle_of_block+3, x6=2 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 07610b48353830da v17.d[0] (xor, xfer vecreg #1) |
| dfb72bf7f9bb0e3d v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 2 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld1r {v17.8b}, [x5], x6 with x5 = middle_of_block+3, x6=3 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| b4b0927d64523028 v17.d[0] (xor, xfer vecreg #1) |
| 9cfcc99ad3259c7a v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 3 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LD2/ST2 (multiple 2-elem structs to/from 2/regs, post index) (VERY INCOMPLETE) |
| ld2 {v17.2d, v18.2d}, [x5], #32 with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 598fa18805362a36 v17.d[0] (xor, xfer vecreg #1) |
| a049325334115b15 v17.d[1] (xor, xfer vecreg #1) |
| 67c0486234ea31a8 v18.d[0] (xor, xfer vecreg #2) |
| 543b8c6a719a028a v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st2 {v17.2d, v18.2d}, [x5], #32 with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. 4c ca 71 25 f5 5d 71 24 ec |
| [144] 1f 20 ab dd e6 df a3 ad 4d 6d 1c 9d 7b 57 62 76 |
| [160] 0d 49 0f e2 1c 9c 09 .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| ld2 {v17.4s, v18.4s}, [x5], #32 with x5 = middle_of_block+13, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| d8ca83d90f51a16e v17.d[0] (xor, xfer vecreg #1) |
| 685f5274289bf458 v17.d[1] (xor, xfer vecreg #1) |
| 7544fd2f2a6b60ba v18.d[0] (xor, xfer vecreg #2) |
| b821f98608fbfdb7 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st2 {v17.4s, v18.4s}, [x5], #32 with x5 = middle_of_block+17, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. 85 12 2b fe 66 67 4e 3c 64 02 15 94 d9 2a fb |
| [160] f2 02 b5 4a 55 d9 22 03 ce 49 fd 5f cf 7f ea a7 |
| [176] c1 .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LD1/ST1 (multiple 1-elem structs to/from 2 regs, no offset) (VERY INCOMPLETE) |
| ld1 {v17.16b, v18.16b}, [x5] with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| f48bca244233353a v17.d[0] (xor, xfer vecreg #1) |
| 05148f737096f9a8 v17.d[1] (xor, xfer vecreg #1) |
| 0d466b7dee654778 v18.d[0] (xor, xfer vecreg #2) |
| d120529f0466f486 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.16b, v18.16b}, [x5] with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. 46 f3 cf e8 18 19 cf 46 5b |
| [144] 0f 99 05 8d a4 82 74 34 35 26 a7 7e b9 cf b1 f1 |
| [160] 0c 3c 20 10 ed b7 38 .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LD1/ST1 (multiple 1-elem structs to/from 2 regs, post index) (VERY INCOMPLETE) |
| ld1 {v17.16b, v18.16b}, [x5], #32 with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 48d6b35f479f9d54 v17.d[0] (xor, xfer vecreg #1) |
| e557b017f60e9044 v17.d[1] (xor, xfer vecreg #1) |
| f4c584a1e96d4812 v18.d[0] (xor, xfer vecreg #2) |
| 661edc799d4c18b9 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.16b, v18.16b}, [x5], #32 with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. 2f 6e 27 85 51 e7 22 9c 4f |
| [144] 29 76 62 56 8d d1 c6 93 43 13 02 89 e0 f3 0a 1c |
| [160] e2 bf 34 0c f6 88 24 .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 32 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LD1/ST1 (multiple 1-elem structs to/from 3 regs, no offset) (VERY INCOMPLETE) |
| ld1 {v17.16b, v18.16b, v19.16b}, [x5] with x5 = middle_of_block+3, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| f7753828f47873cf v17.d[0] (xor, xfer vecreg #1) |
| db451740446b05f7 v17.d[1] (xor, xfer vecreg #1) |
| d18aaa1960c21613 v18.d[0] (xor, xfer vecreg #2) |
| 20887bf91e32066e v18.d[1] (xor, xfer vecreg #2) |
| e1bdab4f96ef5135 v19.d[0] (xor, xfer vecreg #3) |
| 085e0725b9e776b2 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st1 {v17.16b, v18.16b, v19.16b}, [x5] with x5 = middle_of_block+7, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. 60 d8 45 a0 4c 01 36 cc 8c |
| [144] 13 db dd 64 21 23 11 3a .. 46 1a 58 12 59 7d 8e |
| [160] 47 49 a4 4c 6a db 4a 2c fe 05 1b a2 ed c9 c7 38 |
| [176] af .. 6c fb 93 65 4e .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 0 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| LD3/ST3 (multiple 3-elem structs to/from 3/regs, post index) (VERY INCOMPLETE) |
| ld3 {v17.2d, v18.2d, v19.2d}, [x5], #48 with x5 = middle_of_block+13, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [160] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [176] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [192] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 9fb44ce1636e0b23 v17.d[0] (xor, xfer vecreg #1) |
| 0bcd85ee81174863 v17.d[1] (xor, xfer vecreg #1) |
| 50619b14a34f9626 v18.d[0] (xor, xfer vecreg #2) |
| 4c7b15f65ab9658e v18.d[1] (xor, xfer vecreg #2) |
| de008e511a9a7f25 v19.d[0] (xor, xfer vecreg #3) |
| cd74fadb99277653 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 48 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
| st3 {v17.2d, v18.2d, v19.2d}, [x5], #48 with x5 = middle_of_block+17, x6=0 |
| [ 0] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 16] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 32] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 48] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 64] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 80] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [ 96] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [112] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [128] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [144] .. 4d fd 5a dd 39 59 7f 4d f1 ea d1 2e d9 a4 57 |
| [160] a0 c7 62 e7 bc cd af ce 50 c8 3d 08 ea 35 88 31 |
| [176] cb ac f8 86 1e e0 77 a4 a4 01 74 07 44 09 b0 e9 |
| [192] a9 .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [208] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [224] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| [240] .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. |
| 0000000000000000 x13 (xor, xfer intreg #1) |
| 0000000000000000 x23 (xor, xfer intreg #2) |
| 0000000000000000 v17.d[0] (xor, xfer vecreg #1) |
| 0000000000000000 v17.d[1] (xor, xfer vecreg #1) |
| 0000000000000000 v18.d[0] (xor, xfer vecreg #2) |
| 0000000000000000 v18.d[1] (xor, xfer vecreg #2) |
| 0000000000000000 v19.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v19.d[1] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[0] (xor, xfer vecreg #3) |
| 0000000000000000 v20.d[1] (xor, xfer vecreg #3) |
| 48 x5 (sub, base reg) |
| 0 x6 (sub, index reg) |
| |
