
/*
 * arch/arm/cpu/armv8/gxl/hdmitx20/hdmitx_tvenc.c
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	{P_ENCP_VIDEO_MAX_LNCNT, 0x4DC,},
	{P_ENCP_VIDEO_HAVON_BEGIN, 0x218,},
	{P_ENCP_VIDEO_HAVON_END, 0x997,},
	{P_ENCP_VIDEO_VAVON_BLINE, 0x2A,},
	{P_ENCP_VIDEO_VAVON_ELINE, 0x4D9,},
	{P_ENCP_VIDEO_HSO_BEGIN, 0x0,},
	{P_ENCP_VIDEO_HSO_END, 0xC8,},
	{P_ENCP_VIDEO_VSO_BEGIN, 0x1E,},
	{P_ENCP_VIDEO_VSO_END, 0x32,},
	{P_ENCP_VIDEO_VSO_BLINE, 0x0,},
	{P_ENCP_VIDEO_VSO_ELINE, 0x6,},


	{P_ENCI_VIDEO_EN, 0},
	{MREG_END_MARKER, 0}
};

static const struct reg_t tvregs_vesa_2560x1440p60hz[] = {
	{P_ENCP_VIDEO_EN, 0,},
	{P_ENCI_VIDEO_EN, 0,},

	{P_ENCP_VIDEO_MODE, 0x4040,},
	{P_ENCP_VIDEO_MODE_ADV, 0x18,},
	{P_ENCP_VIDEO_MAX_PXCNT, 0xA1F,},
	{P_ENCP_VIDEO_MAX_LNCNT, 0x4DC,},
	{P_ENCP_VIDEO_HAVON_BEGIN, 0x218,},
	{P_ENCP_VIDEO_HAVON_END, 0x997,},
	{P_ENCP_VIDEO_VAVON_BLINE, 0x2A,},
	{P_ENCP_VIDEO_VAVON_ELINE, 0x4D9,},
	{P_ENCP_VIDEO_HSO_BEGIN, 0x0,},
	{P_ENCP_VIDEO_HSO_END, 0xC8,},
	{P_ENCP_VIDEO_VSO_BEGIN, 0x1E,},
	{P_ENCP_VIDEO_VSO_END, 0x32,},
	{P_ENCP_VIDEO_VSO_BLINE, 0x0,},
	{P_ENCP_VIDEO_VSO_ELINE, 0x6,},


	{P_ENCI_VIDEO_EN, 0},
	{MREG_END_MARKER, 0}
};

static const struct reg_t tvregs_vesa_3440x1440p60hz[] = {
	{P_ENCP_VIDEO_EN, 0,},
	{P_ENCI_VIDEO_EN, 0,},

	{P_ENCP_VIDEO_MODE, 0x4040,},
	{P_ENCP_VIDEO_MODE_ADV, 0x18,},
	{P_ENCP_VIDEO_MAX_PXCNT, 0xA1F,},
	{P_ENCP_VIDEO_MAX_LNCNT, 0x4DC,},
	{P_ENCP_VIDEO_HAVON_BEGIN, 0x218,},
	{P_ENCP_VIDEO_HAVON_END, 0x997,},
	{P_ENCP_VIDEO_VAVON_BLINE, 0x2A,},
	{P_ENCP_VIDEO_VAVON_ELINE, 0x4D9,},
	{P_ENCP_VIDEO_HSO_BEGIN, 0x0,},
	{P_ENCP_VIDEO_HSO_END, 0xC8,},
	{P_ENCP_VIDEO_VSO_BEGIN, 0x1E,},
	{P_ENCP_VIDEO_VSO_END, 0x32,},
	{P_ENCP_VIDEO_VSO_BLINE, 0x0,},
	{P_ENCP_VIDEO_VSO_ELINE, 0x6,},


	{P_ENCI_VIDEO_EN, 0},
	{MREG_END_MARKER, 0}
};
#endif

struct vic_tvregs_set {
	enum hdmi_vic vic;
	const struct reg_t *reg_setting;
};

/* Using HDMI vic as index */
static struct vic_tvregs_set tvregsTab[] = {
	{HDMI_720x480i60_16x9, tvregs_480i},
	{HDMI_2880x480i60_16x9, tvregs_480i},
	{HDMI_720x480p60_16x9, tvregs_480p},
	{HDMI_720x480p120_16x9, tvregs_480p},
	{HDMI_2880x240p60_16x9, tvregs_480p},
	{HDMI_720x576i50_16x9, tvregs_576i},
	{HDMI_2880x576i50_16x9, tvregs_576i},
	{HDMI_720x576p50_16x9, tvregs_576p},
	{HDMI_720x576p100_16x9, tvregs_576p},
	{HDMI_2880x576p50_16x9, tvregs_576p},
	{HDMI_1280x720p60_16x9, tvregs_720p},
	{HDMI_1920x1080i60_16x9, tvregs_1080i},
	{HDMI_1920x1080p60_16x9, tvregs_1080p},
	{HDMI_1920x1080p30_16x9, tvregs_1080p},
	{HDMI_1280x720p50_16x9, tvregs_720p_50hz},
	{HDMI_1280x720p100_16x9, tvregs_720p_50hz},
	{HDMI_1280x720p120_16x9, tvregs_720p},
	{HDMI_1920x1080i50_16x9, tvregs_1080i_50hz},
	{HDMI_1920x1080i100_16x9, tvregs_1080i_50hz},
	{HDMI_1920x1080i120_16x9, tvregs_1080i},
	{HDMI_1920x1080p50_16x9, tvregs_1080p_50hz},
	{HDMI_1920x1080p25_16x9, tvregs_1080p_50hz},
	{HDMI_1920x1080p24_16x9, tvregs_1080p_24hz},
	{HDMI_1920x1080p100_16x9, tvregs_1080p_50hz},
	{HDMI_1920x1080p120_16x9, tvregs_1080p},
	{HDMI_3840x2160p30_16x9, tvregs_4k2k_30hz},
	{HDMI_3840x2160p25_16x9, tvregs_4k2k_25hz},
	{HDMI_3840x2160p24_16x9, tvregs_4k2k_24hz},
	{HDMI_4096x2160p24_256x135, tvregs_4k2k_smpte},
	{HDMI_4096x2160p25_256x135, tvregs_4k2k_smpte_25hz},
	{HDMI_4096x2160p30_256x135, tvregs_4k2k_smpte_30hz},
	{HDMI_4096x2160p50_256x135, tvregs_4k2k_smpte_25hz},
	{HDMI_4096x2160p60_256x135, tvregs_4k2k_smpte_30hz},
	{HDMI_4096x2160p50_256x135_Y420, tvregs_4k2k_smpte_25hz},
	{HDMI_4096x2160p60_256x135_Y420, tvregs_4k2k_smpte_30hz},
	{HDMI_3840x2160p60_16x9, tvregs_4k2k_30hz},
	{HDMI_3840x2160p50_16x9, tvregs_4k2k_25hz},
	{HDMI_3840x2160p60_16x9_Y420, tvregs_4k2k_30hz},
	{HDMI_3840x2160p50_16x9_Y420, tvregs_4k2k_25hz},
	{HDMIV_640x480p60hz, tvregs_vesa_640x480p60hz},
	{HDMIV_800x480p60hz, tvregs_vesa_800x480p60hz},
	{HDMIV_800x600p60hz, tvregs_vesa_800x600p60hz},
	{HDMIV_852x480p60hz, tvregs_vesa_852x480p60hz},
	{HDMIV_854x480p60hz, tvregs_vesa_854x480p60hz},
	{HDMIV_1024x600p60hz, tvregs_vesa_1024x600p60hz},
	{HDMIV_1024x768p60hz, tvregs_vesa_1024x768p60hz},
	{HDMIV_1152x864p75hz, tvregs_vesa_1152x864p75hz},
#if 0
	{HDMIV_1280x600p60hz, tvregs_vesa_1280x600p60hz},
#endif
	{HDMIV_1280x768p60hz, tvregs_vesa_1280x768p60hz},
	{HDMIV_1280x800p60hz, tvregs_vesa_1280x800p60hz},
	{HDMIV_1280x960p60hz, tvregs_vesa_1280x960p60hz},
	{HDMIV_1280x1024p60hz, tvregs_vesa_1280x1024p60hz},
	{HDMIV_1360x768p60hz, tvregs_vesa_1360x768p60hz},
	{HDMIV_1366x768p60hz, tvregs_vesa_1366x768p60hz},
	{HDMIV_1400x1050p60hz, tvregs_vesa_1400x1050p60hz},
	{HDMIV_1440x900p60hz, tvregs_vesa_1440x900p60hz},
	{HDMIV_1440x2560p60hz, tvregs_vesa_1440x2560p60hz},
	{HDMIV_1440x2560p70hz, tvregs_vesa_1440x2560p70hz},
	{HDMIV_1600x900p60hz, tvregs_vesa_1600x900p60hz},
	{HDMIV_1600x1200p60hz, tvregs_vesa_1600x1200p60hz},
	{HDMIV_1680x1050p60hz, tvregs_vesa_1680x1050p60hz},
	{HDMIV_1920x1200p60hz, tvregs_vesa_1920x1200p60hz},
	{HDMIV_2160x1200p90hz, tvregs_vesa_2160x1200p90hz},
	{HDMIV_2560x1600p60hz, tvregs_vesa_2560x1600p60hz},
};

static inline void setreg(const struct reg_t *r)
{
	hd_write_reg(r->reg, r->val);
	/* printk("[0x%x] = 0x%x\n", r->reg, r->val); */
}

static const struct reg_t *tvregs_setting_mode(enum hdmi_vic vic)
{
	int i = 0;
	for (i = 0; i < ARRAY_SIZE(tvregsTab); i++) {
		if (vic == tvregsTab[i].vic)
			return tvregsTab[i].reg_setting;
	}
	return NULL;
}

void set_vmode_enc_hw(enum hdmi_vic vic)
{
	const struct reg_t *s = tvregs_setting_mode(vic);

	if (s) {
		pr_info("hdmitx: set enc for VIC: %d\n", vic);
		while (MREG_END_MARKER != s->reg)
			setreg(s++);
	} else
		pr_info("hdmitx: not find VIC: %d\n", vic);
}